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경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 Common Framework for Memory HierarchyTLB는 address를 mapping하는 정보밖에 없기 때문에, data를 포함한 L1 캐시보다 작다.많은 용량을 가질수록 miss rate가 낮다 -> TLB는 사용한 값을 또 부를 확률이 높기 때문에 낮은 miss rate Block이 어디에 위치할 수 있는가?어떤 Block이 발견될 것인가?Cache miss가 일어났을 때 어떤 Block이 교체되어야 하는가?Write bit이 on이면 무슨 일이 일어나는가? Block Placement of Memory HierarchyQ1. Where Can a Block Be Placed?direct mapped, full..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 Misses in Direct-Mapped CacheExample - 0, 8, 0, 6, 8cache memory의 block size = 4 -> modulo 4 연산으로 cache memory에 main memory의 block 매핑0 modulo 4 = 06 modulo 4 = 28 modulo 4 = 00, 8, 0, 6, 80 -> miss -> cache memory의 index 0 위치에 memory[0] 데이터 저장8 -> miss -> cache memory의 index 0 위치(switch)에 memory[8] 데이터 저장 0 -> miss -> cache memory의 index 0 위치(switch)에 memo..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 ROM vs. RAMROM(Read Only Memory)읽을 수만 있는 메모리Non-vollatile memory(비휘발성 메모리): 전원이 꺼져도 영구정으로 파일을 저장Mask ROM: 반도체 생산 공정인 마스킹 단계에서, 고정된 데이터 회로 패턴으로 생산하는 방식 RAM(Random Access Memory)일시적 메모리Read-write memory: 읽고 쓰기 가능Volatile memory: 일시적으로 파일을 저장한다 -> 컴퓨터가 작동중일때ex) DRAM, SRAM SRAM vs. DRAMSRAM(Static Random Access Memory)cache memory(캐시 메모리)한 비트 표현을 위해 6개 이상의 트랜지..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 Control Hazard(Branch Hazard)Branch를 수행할 때 발생할 수 있음, MEM/WB의 결과값은 branch or PC+4 Five Solution Candidates1. Stall -> branch direction이 확실해지기 전까지pipelining의 의미가 사라짐2. Branch not taken(branch하지 않을 것이라) 예측계산된 PC+4를 사용해서 다음 명령어로평균적으로 47% MIPS branch가 not taken그러나, taken인 경우 ->  PC+4 instruction은 버려짐3. taken이라 예측branch address의 명령어 선택평균적으로 53% 맞음4. 두 경로로 모두 실행C..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 Pipeline Hazards파이프라이닝 -> 속도 향상 -> 향상된 성능그러나 3가지 Hazards 발생Structure hazardsData hazardsControl hazardsStructure Hazards자원 충돌로 인해서 발생하드웨어가 같은 clock cycle 내에서 우리가 원하는 명령어의 조합을 실행할 수 없는 문제문제) 명령어와 데이터가 같은 메모리에 저장된 경우 -> fetch, memory 단계가 같은 clock cycle에 겹치면, 같은 메모리에 동시에 접근하여 충돌 발생 solution 1: stall(한 사이클 중지) -> 하지만 이 경우 다음, 그 다음 clock cycle과 겹치는 경우 발생  solut..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 Overview of Pipelining 여러 개의 명령어를 비동기로 처리하는 기술  Pipeline Instruction-execution (5 stages)명령어를 메모리로부터 Fetch(가져오다)명령어를 decoding하는 동안 read registersExecute the operation or calculate an addressData Memory의 operand에 접근레지스터에 Write the result-> lw는 모든 단계를 거치기 때문에 가장 오래 걸림 Pipelining Speed-Up DiscussionSingle cycle vs. Pipelined performance Pipelining speed-upif ..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글 Creating a Single DatapathR-formatALUOp는 명령어의 "funct" 필드에 의해서 정해진다.  I-formatR-format과 input이 다르다.problem) R format과 달리, [20:16]이 write reg로 쓰임 -> mux 추가를 통해 해결-> 2에서 read reg2에 t0값이 들어가도, mux를 통해 걸러내기 때문에 괜찮다. -> lw, sw에서는 먹스의 윗 값을 받아들임  Addressing in Branches and JumpsTarget Address = (PC + 4) + Offset * 4  beq $s0, $s0, branch_location J-format Data pa..

경희대학교 김정욱 교수님의 컴퓨터 구조 강의 내용을 기반으로 한 정리글  Processor: 컴퓨터를 실행하는 연산을 수행하는 intergrated electronic circuit   Datapath of the ProcessorFetch stage, Decode stage, Execut stage로 나뉨 -> stage들은 반복된다.  Fetch stageFetch -> 꺼낸다는 의미다음 명령어 -> 메모리 어드레스로부터 꺼내짐fetch operation의 끝에서 -> program counter는 다음 명령어(다음 cycle에서 읽힐 명령어)를 가리킨다. Decode stage인코딩된 명령어는 디코더에 의해 해석된다.  Execute stage명령어가 무엇인지에 따라 -> 명령어가 요구하는 act..